Intel 10 nm SuperFin llega para plantar cara a TSMC

El Día de la Arquitectura de Intel 2020 ha llegado cargado de novedades, siendo su nueva tecnología SuperFin de 10nm y su avanzada tecnología de empaquetado lo más destacado. Ambas tecnologías serán factores críticos para sufragar el impacto de la caída de su nodo de 7nm retardado.

Intel 10 nm SuperFin busca ser el mejor proceso de fabricación de semiconductores

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Intel dice que la nueva tecnología SuperFin de 10nm proporciona la mayor mejora de rendimiento intra-nodo en la historia de la compañía, dando a sus próximos chips frecuencias más altas y menor consumo de energía que la primera versión de su nodo de 10nm.

Esta es una necesidad crítica porque la compañía había planeado originalmente una rápida transición a su proceso de 7nm, dejando atrás su generalmente improductivo y problemático nodo de 10nm.

Para ayudar a amortiguar el golpe del retraso de 7nm, Intel anunció que aumentará su producción de 10nm en un 20% por encima de sus proyecciones anteriores.

También planea aprovechar su avanzada tecnología de empaquetado para integrar rápidamente en sus propios productos los chips producidos en fundiciones de terceros.

Ambas tecnologías van a ser increíblemente importantes, ya que Intel se esfuerza por seguir siendo competitiva, frente a la creciente presión en sus segmentos clave para la obtención de dinero: los PC de escritorio y los centros de datos. Ambos segmentos están ahora bajo el ataque de un resurgimiento de AMD y el floreciente ecosistema de ARM.

Los planes de Intel de sacar más rendimiento de sus 10nm no son del todo sorprendentes, la compañía aprendió el valor de las mejoras en los nodos de manera difícil durante sus incesantes retrasos de los 10nm.

A través de una larga serie de revisiones «+» a su nodo de 14nm, cada paso impulsa mejoras de rendimiento en las iteraciones Skylake, Kaby Lake, Coffee Lake y Cooper Lake de los chips de Intel.

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Cada paso intra-nodo produjo una mejora de entre el 3,8% y el 5,9% en el rendimiento de los transistores, lo que se traduce en beneficios tangibles de rendimiento que ayudaron a Intel a seguir siendo competitiva a pesar de los continuos retrasos de sus 10nm. De hecho, Intel afirma que ha extraído casi suficiente rendimiento extra de 14nm.

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«10 nm SuperFin» marca la primera salida para su nueva terminología, pero Intel dice que el nodo es el equivalente a una revisión de 10nm+.

Intel dice que el nombre «SuperFin» proviene de una combinación de SuperMIM, uno de los ingredientes clave del diseño que cubriremos a continuación, y FinFET, que es el término de Intel para su primer diseño de transistores 3D que debutó hace tres generaciones y continúa hasta hoy.

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El nodo inaugural de 10nm de Intel encontró muchos problemas, lo que requirió un largo proceso de rediseño para arreglar varios problemas aún no explicados.

Intel nos dice que su versión actual de 10nm sigue usando Cobalto, Contacto sobre Puerta Activa (COAG) y Patrón Cuadruple Autoalineado (SAQP). Este trío de nuevas tecnologías permitió una mejora de densidad de 2,7 veces más que los 14nm, pero se rumorea que es la fuente de los retrasos.

El nuevo nodo 10 nm SuperFin de 10nm de Intel se basa en esas tecnologías con varios pasos adelante propios. Intel ha mejorado el tono de la puerta para permitir una mayor corriente de accionamiento para algunas funciones de alta velocidad, y el crecimiento epitaxial mejorado en la fuente y los elementos de drenaje ayuda a reducir la resistencia y mejorar la tensión. Esto ayuda a que fluya más corriente a través del canal, permitiendo que los portadores de carga se muevan más rápidamente.

Los transistores SuperFin de 10nm tienen una nueva barrera delgada que reduce la resistencia de la interconexión en un 30%, lo que mejora el rendimiento de la interconexión. Este es un factor crítico ya que las interconexiones continúan reduciéndose, y se convierten en una de las mayores barreras para el escalamiento de los chips.

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Intel afirma que el condensador SuperMIM (Metal-Insulador-Metal) aporta una mejora de 5 veces en la capacitancia MIM en comparación con los dispositivos «estándar de la industria» que tienen la misma huella. Esto ayuda a combatir el Vdroop, lo que ayuda a asegurar un potencial de frecuencia sostenido más largo.

Los transistores SuperFin de 10nm ofrecen mayores velocidades de reloj a cualquier voltaje, y pueden operar a un voltaje más bajo a cualquier frecuencia. Los transistores también tienen un mayor rango dinámico desde el Vmin al Vmax (voltaje mínimo/máximo), y el Vmax se extiende más allá de lo que se encuentra con los transistores originales de 10nm.

Intel afirma que Tiger Lake ofrece tanto frecuencias máximas más altas en el uso sin restricciones térmicas en ambientes limitados de TDP. Intel dice que la culminación de la sintonización imparte una mejora de rendimiento mayor que la generación desde el núcleo de Willow Cove, marginalmente optimizado por el IPC, sobre los núcleos de Sunny Cove presentes en Ice Lake.

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Desacoplando la arquitectura de los nodos de proceso

Las luchas de Intel con su nodo de 10nm llevaron a la compañía a repensar completamente su enfoque en el diseño de chips.

En el pasado, la metodología de diseño de Intel se centraba en diseños monolíticos de una sola matriz con arquitecturas estrechamente acopladas y ajustadas a cada nodo de proceso específico.

Desafortunadamente, esto dejó al fabricante de chips expuesto a las consecuencias de cualquier retraso en su carrera hacia nodos más pequeños y densos.

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La falta de flexibilidad también retrasó el rápido desarrollo de nuevos tipos de productos, como sus gráficos Xe. El estrecho acoplamiento entre la arquitectura y los nodos de proceso también hizo casi imposible trasladar esos diseños a los nodos de proceso más antiguos, o cambiar sus diseños a nodos de otras fundiciones.

El conjunto inicial de planes de contingencia de Intel marcó un cambio transformador en las metodologías de diseño de la compañía.

En primer lugar, Intel se comprometió a disociar sus arquitecturas del proceso de fabricación, haciendo así que sus arquitecturas fueran portátiles entre nodos. Este nuevo enfoque permite al fabricante de chips utilizar las nuevas arquitecturas en los nodos más antiguos, acelerando así el despliegue ante retrasos imprevistos.

Las avanzadas tecnologías de empaquetado de Intel le permitirán mezclar y combinar nodos de IP y de proceso de otros proveedores en los mismos paquetes heterogéneos, lo que le permitirá obtener ventajas en el mercado.

Esto también reduce la inversión de la compañía en ciertas áreas, como las E/S externas y los dispositivos de memoria, donde otros proveedores tienen mejores soluciones.

El objetivo final es combinar diferentes tecnologías en un solo paquete con un gran rendimiento de interconexión, y un ancho de banda que iguale o supere el rendimiento de un die monolítico.

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La interfaz estandarizada AIB (Advanced Interface Bus) es la clave que desbloquea ese nivel de cooperación e integración entre tantos socios dispares.

Intel ha trabajado para promover esta norma, que una vez fue propiedad de la empresa, contribuyendo a la alianza CHIPS de código abierto sin exigir regalías ni licencias, permitiendo así a otras empresas desarrollar microprocesadores, que son compatibles tanto con los microprocesadores de Intel, como con los de otros.

Intel también tiene su tecnología Foveros 3D, que permite el apilamiento lógico de matrices, y su interconexión Co-EMIB, que es una combinación de EMIB y Foveros, que permite conectar múltiples paquetes de matrices apiladas en 3D. Los empaques ODI y MDIO también pesan, todo lo cual puede leerse aquí.

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Incluso con todas estas diversas tecnologías, Intel reveló una última novedad en su Día de la Arquitectura: Adhesión Híbrida.

Esta técnica permite la unión híbrida de troquel a oblea como una alternativa a la tradicional unión por termocompresión. Esta nueva técnica presenta bump pitches agresivos (que aumentan la densidad de interconexión), circuitos de interconexión más simples y menor capacitancia y consumo de energía. Todo ello con un mayor ancho de banda.

Intel ya ha encintado un chip SRAM apilado con Hybrid Bonding, por lo que esperamos aprender más sobre esta tecnología pronto.

Como en todas las tecnologías de semiconductores, el camino para interconectar el escalamiento viene a través de tamaños de características más pequeños, como la mejora del bump pitch y la densidad, que también ayuda a reducir el consumo de energía.

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Hybrid Bonding se escalará a un bump pitch de menos de 10 micrones con una densidad de bump pitch de 10.000 mm^2, lo que es mucho más impresionante que los objetivos de las interconexiones existentes.

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La tecnología también tiene como objetivo realizar transferencias de datos a un consumo de energía casi inimaginablemente bajo de 0,05 pJ/bit, lo que indica que Intel tiene objetivos ambiciosos para el futuro de sus tecnologías de interconexión.

Juan Gomar

Apasionado de la informática, los videojuegos y la tecnología en general. En este blog encontrarás mis mejores artículos para ayudarte en todas las dudas que tengas.
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